AMD hat mit dem KI-Beschleuniger Instinct MI455X eines der weltweit größten Chipkonstrukte entworfen. Insgesamt 12 Compute- und I/O-Chiplets sowie 12 Speicherstapel ergeben einen Chipverbund, der etwa so groß wie eine Hand ist. AMD-Chefin Lisa Su nannte das Konstrukt auf der CES-Präsentation schmunzelnd „pretty darn big“.

Die 12 Compute- und I/O-Chiplets entstehen mit 3- und 2-Nanometer-Fertigungstechnik, wahrscheinlich vom Weltmarktführer TSMC. Geht AMD den gleichen Weg wie bei Prozessoren, dürften die Compute-Dies mit 2-nm-Strukturen entstehen und die schlechter skalierenden I/O-Chiplets mit 3-nm-Technik.

320 Milliarden Transistoren sitzen in den Chips, 70 Prozent mehr als beim Vorgänger Instinct MI355X. Verglichen mit Nvidias aktuell schnellstem KI-Beschleuniger B300 alias Blackwell Ultra sind das etwa dreimal so viele. Nvidias KI-Beschleuniger sind vor allem wegen des Software-Supports beliebt, auch wenn die Hardware potenziell nicht die beste ist. Hinzu kommen bei AMD 12 Stapel vom Typ High-Bandwidth Memory (HBM4) mit insgesamt 432 GByte Speicherkapazität und einer gebündelten Übertragungsrate von 19,6 TByte/s.

Schon 2027 will AMD die nächste Instinct-Generation MI500 anbieten.

(Bild: AMD)

Großer Fertigungsvorsprung gegenüber Nvidia

Der Vorsprung mit der schieren Zahl an Transistoren ist durch die moderne Fertigungstechnik möglich: Nvidia setzt noch auf TSMCs 4NP-Prozess, eine verbesserte Variante aus der mittlerweile betagten 5-nm-Generation. AMDs Instinct MI455X ist folglich eine bis zwei Generationen weiter aus Fertigungssicht. Ganz grob bringt TSMCs 3-nm-Generation gegenüber 5 nm eine fast 30 Prozent höhere Transistordichte, die 2-nm-Generation noch einmal 15 Prozent. Dadurch passen deutlich mehr Transistoren auf die gleiche Chipfläche.

Zudem geht AMD durch den Chiplet-Aufbau stärker in die Breite. Allerdings kostet dieser auch Transistoren, etwa für die Kommunikation untereinander.

Ein Helios-Serverschrank überragt unseren Kollegen vor Ort und ist breiter als üblich.

(Bild: Florian Müssig / heise medien)

Die Grenzen zwischen den mittig positionierten Compute-Chiplets sind kaum noch sichtbar. Bisher setzt AMD auf acht Stück, die auf zwei Basis-I/O-Dies sitzen. Die Chiplets oben und unten sind neu und könnten Schnittstellen wie PCI Express enthalten.

Die Instinct MI455X ist das Topmodell aus der kommenden 400er-Serie. AMD will es im ersten eigenen Serverdesign Helios einsetzen, Partner wie HPE übernehmen dieses Design. Für Standardserver ist die Variante Instinct MI440X gedacht. Die Instinct MI430X setzt dagegen den Fokus auf traditionelles High-Performance Computing (HPC) mit hoher FP64-Genauigkeit. Die Variante kommt auch in deutschen Supercomputern zum Einsatz.

Einschub eines Helios-Servers: Die Kombination aus einem Prozessor und vier GPUs mit schnellem Netzwerk und Netzwerkprozessoren hat sich inzwischen durchgesetzt.

(Bild: AMD)

Epyc Venice wächst ebenfalls

Als CPU-Partner für die MI400-Serie sieht AMD die nächste Epyc-Generation mit Codenamen Venice. Die größte Version mit 256 CPU-Kernen zeigte Su ebenfalls erstmals. Der nackte Prozessor zeigt: Das Design sieht deutlich anders aus als in den vergangenen Jahren.

Nackter Venice-Prozessor mit zahlreichen Chiplets.

(Bild: AMD)

Das bisher monolithische I/O-Die ist jetzt zweigeteilt, was die Skalierung vereinfacht. Die Topmodelle bekommen den Vollausbau mit 16 DDR5-Speicherkanälen und viel PCI Express 6.0. Dafür führt AMD die neue CPU-Fassung SP7 ein. 16 MRDIMMs mit DDR5-12800-Geschwindigkeit erreichen eine Übertragungsrate von hohen 1,6 TByte/s.

Für kompaktere Systeme kann AMD ein einzelnes I/O-Die mit dann acht Speicherkanälen einsetzen. Die Fertigung übernimmt derweil TSMC mit 3-nm-Technik.

Die Compute-Dies produziert TSMC dagegen mit 2-nm-Strukturen. Sie rücken deutlich näher an das I/O-Die als bisher. Offenbar laufen die Infinity-Fabric-Datenleitungen nicht mehr über den organischen Träger. Stattdessen dürften AMD und TSMC Verbindungsbrücken unter den Chiplets einsetzen.

256 CPU-Kerne auf einem Träger

Die Anzahl der Compute-Dies sinkt derweil, dafür sitzen künftig 32 CPU-Kerne in einem. Unklar ist, ob in diesem Design flächenoptimierte Zen-6c- oder normale Zen-6-Kerne sitzen. So oder so soll das Maximum bei 256 Kernen liegen.

Die auf Chipanalysen spezialisierte Webseite Chips And Cheese schätzt, dass ein I/O-Die von Epyc Venice über 350 mm² groß ist und ein Compute-Chiplet rund 165 mm². Das ergäbe in Summe rund 2000 mm² Silizium für einen einzigen Prozessor. Gerüchteweise soll ein einzelner Prozessor 700 bis 1400 Watt elektrische Leistung aufnehmen.

Fragezeichen werfen noch die insgesamt acht Mini-Dies an den Seiten auf. Womöglich verbergen sich dahinter sogenannte Deep-Trench-Kondensatoren, um die Stromzufuhr zu stabilisieren. Alternativ könnten die Mini-Dies der Signalführung dienen oder Schnittstellen nach außen führen.

heise medien ist offizieller Medienpartner der CES 2026.

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(mma)